LMK5C22212ARGCT

Texas Instruments
595-LMK5C22212ARGCT
LMK5C22212ARGCT

Ürt.:

Açıklama:
Saat Sentezleyici / Titreşim Temizleyici Three DPLL two APLL two-input and 12-o

Yaşam Döngüsü:
Yeni Ürün:
Bu üreticiden yeni.
ECAD Modeli:
Bu dosyayı ECAD Aracınız için dönüştürmek için ücretsiz Library Loader dosyasını indirin. ECAD Model hakkında daha fazla bilgi edinin.

Stokta Var: 200

Stok:
200 Hemen Gönderilebilir
Fabrika Teslim Süresi:
18 Hafta Gösterilenden daha büyük miktarlar için fabrikada tahmini üretim süresi.
Minimum: 1   Çoklu: 1
Birim Fiyat:
-,-- €
Toplam Fiyat:
-,-- €
Tahmini Gümrük Vergisi:

Fiyatlandırma (EUR)

Miktar Birim Fiyat
Toplam Fiyat
53,17 € 53,17 €
43,84 € 438,40 €
41,69 € 1.042,25 €
40,77 € 4.077,00 €
Tam Makara (250'in katları olarak sipariş verin)
37,29 € 9.322,50 €

Ürün Niteliği Öznitelik Değeri Özellik Seçin
Texas Instruments
Ürün Kategorisi: Saat Sentezleyici / Titreşim Temizleyici
RoHS:  
12 Output
1.25 GHz
CML, LVCMOS, LVDS, LVPECL
HCSL, LVCMOS, LVDS, LVPECL, XTAL
VQFN-64
800 MHz
3.135 V
3.465 V
- 40 C
+ 85 C
LMK5C22212A
SMD/SMT
Reel
Cut Tape
Marka: Texas Instruments
Geliştirme Kiti: LMK5B12212EVM
Neme Duyarlı: Yes
İşletim Besleme Akımı: 890 mA
Ürün: Network Synchronizers
Ürün Tipi: Clock Synthesizers / Jitter Cleaners
Fabrika Paket Miktarı: 250
Alt kategori:: Clock & Timer ICs
Bulunan ürünler:
Benzer ürünleri göstermek için en az bir onay kutusu seçin
Bu kategorideki benzer ürünleri göstermek için yukarıda en az bir onay kutusu seçin.
Seçilen özellikler: 0

Bu işlev için JavaScript'in etkinleştirilmesi gerekir.

USHTS:
8542390090
MXHTS:
8542399999
ECCN:
EAR99

LMK5C22212A Network Synchronizer

Texas Instruments LMK5C22212A Network Synchronizer is a high-performance jitter cleaner and network synchronizer designed to meet the stringent requirements of wireless communications and infrastructure applications. The network synchronizer integrates two DPLLs to provide hitless switching and jitter attenuation with programmable loop bandwidth and no external loop filters, maximizing flexibility and ease of use. Each DPLL phase locks a paired APLL to a reference input.