LMK5C33216ARGCT

Texas Instruments
595-LMK5C33216ARGCT
LMK5C33216ARGCT

Ürt.:

Açıklama:
Saat Sentezleyici / Titreşim Temizleyici Three DPLL three AP LL two-input and 16

ECAD Modeli:
Bu dosyayı ECAD Aracınız için dönüştürmek için ücretsiz Library Loader dosyasını indirin. ECAD Model hakkında daha fazla bilgi edinin.

Stokta Var: 85

Stok:
85 Hemen Gönderilebilir
Fabrika Teslim Süresi:
18 Hafta Gösterilenden daha büyük miktarlar için fabrikada tahmini üretim süresi.
Minimum: 1   Çoklu: 1
Birim Fiyat:
-,-- €
Toplam Fiyat:
-,-- €
Tahmini Gümrük Vergisi:

Fiyatlandırma (EUR)

Miktar Birim Fiyat
Toplam Fiyat
50,91 € 50,91 €
43,09 € 430,90 €
41,70 € 1.042,50 €
41,68 € 2.084,00 €
38,63 € 3.863,00 €
35,78 € 8.945,00 €

Ürün Niteliği Öznitelik Değeri Özellik Seçin
Texas Instruments
Ürün Kategorisi: Saat Sentezleyici / Titreşim Temizleyici
RoHS:  
16 Output
1.25 GHz
CML, HSCL, LVCMOS, LVDS, LVPECL
Differential, Single-Ended
VQFN-64
200 MHz, 800 MHz
3.135 V
3.465 V
- 40 C
+ 105 C
LMK5C33216A
SMD/SMT
Marka: Texas Instruments
Neme Duyarlı: Yes
İşletim Besleme Akımı: 950 mA, 1.09 A, 1.205 A
Ürün: Synchronizers / Jitter Cleaners
Ürün Tipi: Clock Synthesizers / Jitter Cleaners
Fabrika Paket Miktarı: 250
Alt kategori:: Clock & Timer ICs
Tip: High-Performance Network Synchronizer and Jitter Cleaner
Bulunan ürünler:
Benzer ürünleri göstermek için en az bir onay kutusu seçin
Bu kategorideki benzer ürünleri göstermek için yukarıda en az bir onay kutusu seçin.
Seçilen özellikler: 0

Bu işlev için JavaScript'in etkinleştirilmesi gerekir.

CAHTS:
8542390000
USHTS:
8542390090
MXHTS:
8542399999
ECCN:
EAR99

LMK5C33216A High-Performance Network Synchronizer

Texas Instruments LMK5C33216A High-Performance Network Synchronizer includes a jitter cleaner designed to meet stringent wireless communications and infrastructure application requirements. The network synchronizer integrates three DPLLs to provide hitless jitter and switching attenuation with programmable loop bandwidth and no external loop filters. This feature maximizes the flexibility and ease of use of the device. Each DPLL phase locks a paired APLL to a reference input.