LMK5C33414ARGCT

Texas Instruments
595-LMK5C33414ARGCT
LMK5C33414ARGCT

Ürt.:

Açıklama:
Saat Sentezleyici / Titreşim Temizleyici Three DPLL three AP LL four-input and 1

ECAD Modeli:
Bu dosyayı ECAD Aracınız için dönüştürmek için ücretsiz Library Loader dosyasını indirin. ECAD Model hakkında daha fazla bilgi edinin.

Stokta Var: 204

Stok:
204 Hemen Gönderilebilir
Fabrika Teslim Süresi:
18 Hafta Gösterilenden daha büyük miktarlar için fabrikada tahmini üretim süresi.
Minimum: 1   Çoklu: 1
Birim Fiyat:
-,-- €
Toplam Fiyat:
-,-- €
Tahmini Gümrük Vergisi:

Fiyatlandırma (EUR)

Miktar Birim Fiyat
Toplam Fiyat
53,17 € 53,17 €
43,84 € 438,40 €
41,69 € 1.042,25 €
38,95 € 3.895,00 €
35,78 € 8.945,00 €

Ürün Niteliği Öznitelik Değeri Özellik Seçin
Texas Instruments
Ürün Kategorisi: Saat Sentezleyici / Titreşim Temizleyici
RoHS:  
14 Output
1.25 GHz
HSCL, HSDS/ LVPECL, LVCMOS, LVDS
HCSL, LVCMOS, LVDS, LVPECL, XTAL
VQFN-64
200 MHz, 800 MHz
3.135 V
3.465 V
- 40 C
+ 105 C
LMK5C33414A
SMD/SMT
Marka: Texas Instruments
Neme Duyarlı: Yes
İşletim Besleme Akımı: 850 mA, 965 mA, 1.085 A
Ürün: Clock Jitter Cleaners / Synchronizers
Ürün Tipi: Clock Synthesizers / Jitter Cleaners
Fabrika Paket Miktarı: 250
Alt kategori:: Clock & Timer ICs
Tip: Network Synchronizer and Jitter Cleaner
Bulunan ürünler:
Benzer ürünleri göstermek için en az bir onay kutusu seçin
Bu kategorideki benzer ürünleri göstermek için yukarıda en az bir onay kutusu seçin.
Seçilen özellikler: 0

Bu işlev için JavaScript'in etkinleştirilmesi gerekir.

CNHTS:
8542399000
CAHTS:
8542310000
USHTS:
8542310030
ECCN:
EAR99

LMK5C33414A High-Performance Network Synchronizer

Texas Instruments LMK5C33414A High-Performance Network Synchronizer includes a jitter cleaner designed to meet stringent wireless communications and infrastructure application requirements. The network synchronizer integrates three DPLLs to provide hitless jitter and switching attenuation with programmable loop bandwidth and no external loop filters. This feature maximizes the flexibility and ease of use of the device. Each DPLL phase locks a paired APLL to a reference input.